시간으로부터 자유하다

TVS diode란? 외부 stress (ESD, EOS)로 부터 반도체 회로를 보호하기위해 추가하는 부품들은 Current limiter와 Voltage limiter가 있다. ESD로 부터 반도체회로를 보호하기 위해 Power rail에 많이 추가하는 부품이 TVS diode다. TVS diode는 과도 전압(overshooting voltage)을 클램핑해준다. 비슷한 역할을 하는 부품은 바리스터가 있다. 자신이 개발하는 부품이 가격에 민감하면 바리스터도 좋다. 일정 전압 이상이 되면 전류가 증가한다는 점은 제너 다이오드와 같지만 순간적으로 수백 와트 이상의 대전력을 흘려보낼 수 있기 때문에 서지 보호에 활용할 수 있다. 과도 억제 다이오드라고도하는 TVS (Transient Voltage Supp..

문제점 USB C 단자에 ESD zapping 하면 화면이 꺼짐. 문의 : USB 외부 샤시 ground 와 Main ground를 분리하고 Cap과 TVS diode를 병렬로 두 ground 사이를 연결하면 효과가 있을까요? ESD immunity 확보를 지켜야 하는 원칙 ESD를 못들어오게 해야 합니다. ESD가 들어오면 빨리 빠져 나가게 만들어야 합니다. -유입경로부터 빠져나가는 path사이에 임피던스를 최대한 낮춰져야 합니다. 인덕턴스도 저항으로 작용하기 때문에 거리를 짧게 하는것도 도움이 됩니다. 3. 들어오면 유입경로에 보호회를 삽입해 물리적인 damage를 막아야 합니다. ESD를 LCD에 Air나 Contack mode로 zapping하면 LCD에 연결된 드라이버 회로나 연결 케이블에 영향..

단어의 의미로 말하면 ESD(Electro-static discharge)는 EOS(Electrical over stress)에 포함된다. 연구소나 시장에서는 두용어를 구분해 사용한다. ESD stress가 인가된다고 말하면, stress 지속시간 수 ns 수준이다. EOS 는 보다 오랜 시간 지속 (1u 이상)지속 되며 이는 반도체 소자에 넓은 범위의 손상을 유발한다. HBM,CDM,MM, IEC61000-4-2, EOS를 파형을 중첩해서 비교 하면 아래 그림과 같다. EOS를 제외한 모든 파형은 1us 이내에 0으로 수렴하는 반면 EOS 파형은 길게는 수십 ms까지 길게 늘어지기도 한다. EOS 발생원인은 아래그림과 같이 3 group으로 나눌수 있다. 1.Power handling 2.Switch ..

반도체 산업 영역은 크게 IC (Integrated Circuit) 설계 > IC 제조공정 > 패키징 > Test 으로 나눌수 있다. 이중에 패키징 공정을 알아보자. 반도체 패키징이란? 반도체제조의 최종 단계이며, (이후에 ATE를 진행하는데, 제조공정이 아님) 반도체에 전원을 공급하고, PCB와 반도체사이 전기 신호를 연결하는 역할 을 하고, 반도체에서 발생하는 열을 방출하고, 외부 충격, 습기 분순물로 부터 보호하는데 필요한 공정이다. 메인 PCB와 반도체 사이에 선폭 차이가 있기때문에 패키지를 이용해서 전원이나, 신호를 공급한다. Display driver IC(DDI)의 경우 package없이 바로, 도전 tape를 통해 panel에 바로 연결하기도 한다. 패키지에 의한 신호 delay가 발생한다..

반도체 불량 분석(Failure Analysis) flow에 대한 자세한 자료가 있어 소개하려고한다. 아래 자료는 Microchip 회사 홈페이지에 있는 불량분석 flow이다. 원본은 아래 site로가서 확인하면 되겠다. http://www.microchipkorea.com/html/data/quality_view.asp?no=1680 한국마이크로칩테크놀로지 www.microchipkorea.com SEM : 주사전자현미경(SEM, Scanning electron microscope)는 관찰하고자 하는 시료의 미세한 부분을 확대하여 관찰하고 분석하는데 사용됩니다. 1,500배 정도까지의 배율로 관찰할 수 있는 광학현미경에 비하여 SEM은 80만 배의 높은 배율로 시료의 관찰이 가능하며, 관측용 시료 제작..

ESD 보호를 위한 설계는 외부와 인터페이스하는 모든 회로에 필수적이다.ESD failure은 외부 인터페이스용 커넥터가있는 곳에서 경우가 종종 발생한다. ESD 보호 요구 사항 (ESD protection specification)반도체 부품은 정전기 방지 환경(제조공정)에서 뿐만 아니라 사용자 환경에 노출 될 수 있기 때문에 ESD 보호 설계가 필요하다. 외부 포트에 연결할 때 사용자는 대게 ESD에 대해 주의를 기울이지 않는다. 따라서 모든 외부 포트를 ESD로부터 완벽하게 보호해야 한다.최근 전자 장치 ESD spec은 contact 8kV (즉, 금속 접촉을 통해 8kV가 핀으로 직접 방전되는 경우) 또는 Air 15kV (15kV 지점이 핀에 가깝고 공극을 통한 방전)에서 failure이 발생..

Latchup 이란? Latchup이란 CMOS 입력 및 출력 회로에 있는 기생 4단 SCR의 트리거링에 의해 전원과 ground사이에 낮은 임피던스 경로가 생성되는것을 말한다. Latchup이 발생하면 큰 전류가 흐르며, 전류로 인한 열때문에 배선을 녹이거나 IC 내부 소자들을 파괴할 수 있다. Latchup은 정상 사용 시에는 발생하지 않지만 전원 동작 시의 peak 또는 터미널 상에서 고전압 노이즈의 급격한 상승 등으로 인해 발생한다. ESD event도 latchup의 원인이 되기도 한다. PMOS와 NMOS가 나란히 있는 CMOS구조에는 PNPN 사이리스터의 구조가 항상 있다. 즉, Latchup 위험을 항상 고려하고 있어야 한다. Tr1은 전원공급장치에 연결된 PMOS 소스 Pch, N-SUB..

소개TLP(Transmission Line Pulse, TLP)는 ESD 이벤트와 유사한 펄스를 인가해 장치의 성능 특성을 측정 하는 기법이다. TLP는 IEC 61000-4-2에서 정의한 시스템 레벨 ESD와 ANSI/ESDA/JEDEC JS-001-2010에서 정의한 IC 레벨 HBM 모두에 적용된다. TLP의 주요 용도 중 하나는 각 데이터 포인트가 ESD 파형의 특성을 반영한 펄스(nano sec 상승 및 100ns 펄스 폭)에서 얻는 전류 대 전압(I-V) 데이터를 얻는 것이다. TLP에서 사용되는 100ns 펄스 길이와 최대 40A의 전류 레벨은 ESD 이벤트에서 발생하는 펄스 길이와 전류와 비슷하다. Figure 1을 보면 IEC 8KV일때 전류 모양과, TLP 16A 파형과 유사하고, HB..

Human body mdoel(HBM), Machine model (MM), Charged device model(CDM), IEC 61000-4-2와 같은 많은 ESD 표준은, ESD 견고성을 평가하고, 보장하기 위해 개발되었다. 하지만, 이러한 표준간의 차이를 정확히 이해 하지 못하고, 개념을 섞어서 사용하는 경우가 많아 ESD 보호가 잘 된(그렇게 생각) system이 사용중에 불량이 발생하기도 한다. 더 나은 제품 신뢰성을 보장하기 위해, 오늘날의 설계 엔지니어는 제조 환경과 시스템 최종 사용자 환경 ESD 테스트 사이의 중요한 차이점을 이해하는 것이 중요하다. 대부분의 설계자는 회로에 적용되는 고전적인 장치 수준 제조 시험에 익숙하지만, HBM과 IEC 61000-4-2 표준을 자주 오해한다. ..

EOS (Electrical Overstress, EOS)의 한 가지 큰 문제는 사람들이 이 말을 다른 방식으로 사용한다는 사실이다. ESD와 EOS 용어를 섞어서 사용하는 경우도 많아, 아래 표에 정리했다. EOS 의 중요성 전자업계에서 많은 불량은 EOS가 원인일 수있다. ESD는 지난 몇 년 동안 많은 관심을 받았으나 ESD는 전체 EOS 불량의 극히 일부에 불과하다. Absolute Maximum Rating (AMR) and Electrical Overstress (EOS) A는 기기가 예상대로 작동할 수 있는 안전한 작동 구역이다. B영역은 기기가 정상적으로 작동하도록 보장하지 않는다. B 영역에서는 물리적 손상이 발생하지 않을 것으로 예상되지만, 기기를 이 지역에서 장기간 작동할 경우 신뢰성..