아래 포스팅는 IC 사용자 입장에서 IC latchup을 방지하기 위한 guide를 설명했다.
Latchup 원인과 예방대책
Latchup 이란? Latchup이란 CMOS 입력 및 출력 회로에 있는 기생 4단 SCR의 트리거링에 의해 전원과 ground사이에 낮은 임피던스 경로가 생성되는것을 말한다. Latchup이 발생하면 큰 전류가 흐르며, 전류로 인한..
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IC에서 Latchup 방지 하기 위한 몇가지 방법에 대해 설명하고자 한다.
1. Trench isolation
나란히 배치한 PMOS, NMOS를 물리적으로 분리하는 방법이다.
Trench isolation은 서로 마주보고 있는 두 transistor를 분리하여 Latchup을 막기위해 사용한다.
아래 그림은 물리적인 단면에 회로를 넣어 Lathcup을 설명 한다.
CMOS설계는 PMOS와 NMOS가 나란히 배치되기 때문에 pnpn scr구조가 생긴다.
PMOS와 NMOS사이에 trench isolation을 넣어 두 transistor를 분리하면 trench 에 current가 흐름이 막혀 latchup을 막을 수 있다.
Trench isolation방법은 Latchup을 효과적으로 막을수 있다는 장점이 있는 반면,
Trench를 넣기위한 단계가 추가되고 공정기간이 길어지는 단점이 있다.
2. Guardring 추가
PMOS와 NMOS 사이에 Guardring 을 추가하는 방법이 있다.
VDD를 통해 과전류가 들어오면 guardring용으로 넣은 pickup diffusion(P+, VSS)을 통해 빠져 나가게 된다.
이렇게 빠져나간 전류때문에 NPN BJT의 base전압이 turn on 문턱전압까지 올라가지 않게 된다.
VSS로 전류가 빠져 나가는 경우도 마찬가지 원리이다.
VSS로 빠져나가는 전류는 guardring으로 삽입한 N+(VDD) 를 통해 공급된다. 즉 PNP BJT의 base 전압이 낮아지지 않아, trun on을 막을 수 있다.
Guardring을 layout할때는 contact을 최대한 촘촘히 넣어 저항을 작게 만들어야한다.
PNPN 구조에서 base전압이 develop되지않게 만들기위해서다.
trench isolation으로 인한 추가 공정은 없으나, Guardring 을 삽입으로 인해 Layout면적이 커지는 단점이 있다.
Layout top view에서 보면 아래와같은 그림이 된다.
3. Current limiter
current path에 current limiter(저항)을 추가하는 PNPN SCR turn on을 막는 방법이 있다.
큰 current필요한 회로에는 적용할 수 없고, 넣을수 있더라도 회로 기본 동작에 영향이 있을 수 있으므로 적절한 크기의 limiter를 선정하는것이 중요하다.