ESD 보호를 위한 설계는 외부와 인터페이스하는 모든 회로에 필수적이다.
ESD failure은 외부 인터페이스용 커넥터가있는 곳에서 경우가 종종 발생한다.
ESD 보호 요구 사항 (ESD protection specification)
반도체 부품은 정전기 방지 환경(제조공정)에서 뿐만 아니라 사용자 환경에 노출 될 수 있기 때문에 ESD 보호 설계가 필요하다.
외부 포트에 연결할 때 사용자는 대게 ESD에 대해 주의를 기울이지 않는다. 따라서 모든 외부 포트를 ESD로부터 완벽하게 보호해야 한다.
최근 전자 장치 ESD spec은 contact 8kV (즉, 금속 접촉을 통해 8kV가 핀으로 직접 방전되는 경우) 또는 Air 15kV (15kV 지점이 핀에 가깝고 공극을 통한 방전)에서 failure이 발생하지 않는 것이 목표다.
모든 전자 장치가 이 spec을 만족하는 하는 것은 아니며, 또한 외부에서 유입되는 ESD level은 이보다 클 수 있다. 따라서 회로 내부뿐만 아니라 외부에서 ESD 보호 하는 방법을 추가 해야 한다.
ESD 보호 회로 설계 방법
외부 입/출력 (I / O) 라인에 장치를 보호하기위한 ESD 회로의 핵심은, 인터페이스 장치를 손상시키는 레벨 위로 전압이 상승하는 것을 방지하는 것이다. 이것은 peak전압을 clamping하는 회로를 사용하여 달성 할 수 있다.
일반적으로 Power와 Ground rail 사이에 삽입한다.
전압 clamping에 사용할 수있는 일반적인 회로는 Dual diode이다.
다이오드는 Reverse bias가 인가될때 낮은 수준의 leakage 전류를 가져야하며, Forward bias일때는 Ron 저항이 낮아야 한다. 또한, 커패시턴스가 낮아야 고속 주파수 응답 / 데이터 속도를 만족시킬 수 있다.
보호를 위해 회로 입력에 사용되는 다이오드
다이오드 D1 및 D2가 회로 정상 동작할때는 reverse bias가 인가 되기때문에 커패시턴스성분만 보일뿐, 회로동작엔 영향을 주지 않는다. ESD event시에 입력 전압이 Power 전압 이상으로 올리는 펄스가 발생하면 상단 다이오드 D1이 작동합니다. 마찬가지로 전압이 Ground 전압 아래로 떨어지면 다른 다이오드 D2가 작동합니다. 일반 신호 다이오드를 사용하면, 입력 라인에서 예상되는 최대 전압 여행은 레일 위 + 0.5V, 접지 아래 -0.5V 정도다. 이 문턱전압은 diode 특성에 따라 가변적이다.
정전기 방전에 대한 일반적인 응답 곡선은 IEC61000-4-5에 의해 정의되며 일반적인 정전기 방전 곡선은 아래 그림과 같다. 파형의 상승 시간은 약 1ns이며 전류 레벨은 30A에서 피크입니다. 이러한 전압을 억제하려면 매우 효과적인 Clamping 회로가 필요하며 ESD 설계 spec을 정할때, 허용 가능한 구성 요소 및 성능 한계를 지정해야 한다.
ESD PCB 설계
ESD 억제를 위해 내부 보호 회로 잘 설계하는 것 외에도 인쇄 회로 기판 PCB 설계 및 레이아웃도 매우 중요하다.
PCB 설계시 ESD 억제에 대한 요구 사항을 충족시키는 데 투자하면 debugging 하는데 용을 많이 줄일 수 있고, ESD 문제가 줄어듦에 따라 최종 장비의 전반적인 안정성이 향상된다.
모든 인쇄 회로 기판 PCB 설계에서 ESD에 의한 failure를 최소화 하기 위한 몇가지 기본 설계 지침이 있다.
- 회로 루프 제거 : 라인의 루프(기전력 효과) 는 유도로 인해 원하지 않는 전류가 발생할 수 있습니다. 이로 인해 일반적인 원치 않는 픽업으로 인한 성능이 저하 될 수 있다. ESD 보호 하기위해 루프가 존재하지 않도록 주의해야 한다.
- 인쇄 회로 기판의 접지(ground) plane layer 사용 : 접지 루프를 줄이는 한 가지 방법은 인쇄 회로 기판 내에 접지면을 사용하는 것입니다. 이를 통해 모든 신호를 효과적으로 접지하고 접지 루프의 가능성을 줄일 수 있다.
- 라인 길이를 줄이십시오 : 모든 와이어는 안테나 역할을합니다. ESD 펄스에 의해 나타나는 매우 짧은 상승 시간으로 모든 안테나는 고전압 스파이크를 수신 할 수 있습니다. 선로 길이를 줄이면 수신되는 복사 에너지 수준이 줄어들고 정전기 방전으로 인한 스파이크가 줄어 든다.
- 보호 회로 주변의 기생 인덕턴스 감소 : 많은 전자 회로에는 ESD 보호 회로가 삽입돼 있는데, 이는 기생 인덕턴스 수준이 낮은 경우에만 효과적입니다. PCB 설계에서 발생하는 기생 인덕턴스는이 영역의 라인 길이를 특히 짧게 유지하고 트랙 폭을 늘림으로써 줄일 수 있다.
- PCB edge에 소자를 배치하지 말자. 뾰족한 부분은 Electro staic이 잘 방전하는 부분이므로, 가능하면 입력 및 출력 라인이나, 소자를 배치하지 않는 것이 좋다.
외부 연결이 가능한 모든 품목에는 ESD의 영향으로부터 보호해야 한다. 위에 설명한 방식으로 장치를 보호함으로써 공개 시장에서 판매하기 위해 필요할 수있는 인증을 받을 수 있다. ESD immunity를 확보하기 위해서는 설계 초기 단계에서 ESD spec을 고려해 공간을 할당해야한다. 설계 후반에 필요한 수정은 구현하기 어렵고 비용이 많이 든다.
파트너스 활동을 통해 일정액의 수수료를 제공받을 수 있음